1. Thông tin chung về học phần
Mã học phần: SEM10129
Tên học phần: THIẾT KẾ LÕI IP
Tên học phần bằng tiếng Anh: Intellectual property (IP) core design
Số tín chỉ: 3
Cấu trúc/cơ cấu học phần:
- Số tiết lý thuyết: 30 tiết
- Số tiết thực hành: 30 tiết
- Số tiết bài tập:
- Khác: tự học 90 tiết
Loại học phần thuộc khối kiến thức: chuyên ngành
Các học phần tiên quyết: không
Các học phần học trước học phần này: không
2. Mô tả vắn tắt nội dung học phần
Học phần này nhằm cung cấp cho sinh viên những kiến thức liên quan đến việc phân tích và thiết kế lõi IP trên FPGA. Hiểu rõ những lý thuyết liên quan đến thiết kế lõi IP và phương pháp top-down được sử dụng trong thiết kế lõi IP. Hiểu rõ và vận dụng cách thiết kế một lõi IP hoàn chỉnh từ việc xây dựng phần cứng đến phần mềm. Thiết kế lõi IP bằng Qsys để thực hiện chức năng I/O đơn giản và I/O tự thiết kế bằng ngôn ngữ Verilog. Xây dựng chương trình C trên công cụ Nios II – EDS để điều khiển các giao tiếp I/O. Thiết kế hệ thống phần cứng bằng Qsys để giao tiếp với bộ nhớ, bộ Timer, bộ DMA, …